Matriu asíncrona de processadors simples

L'arquitectura de la matriu asíncrona de processadors simples (AsAP) comprèn una matriu 2-D de processadors programables de complexitat reduïda amb petites memòries de bloc de notes interconnectades per una xarxa de malla reconfigurable. AsAP va ser desenvolupat per investigadors del VLSI Computation Laboratory (VCL) de la Universitat de Califòrnia, Davis i aconsegueix un alt rendiment i eficiència energètica, tot utilitzant una àrea de circuit relativament petita. Es va fer l'any 2006.^[1]

Els processadors AsAP són molt adequats per a la implementació en tecnologies de fabricació futures i es registren de manera globalment asíncrona localment síncrona (GALS). Els oscil·ladors individuals s'aturen completament (només fuites) en 9 cicles quan no hi ha feina per fer i es reinicien a tota velocitat en menys d'un cicle després que hi hagi treball disponible. El xip no requereix oscil·ladors de cristall, bucles bloquejats en fase, bucles bloquejats amb retard, senyal de rellotge global ni cap senyal de freqüència global o relacionat amb la fase.^[2]

L'arquitectura multiprocessador utilitza de manera eficient el paral·lelisme a nivell de tasca en moltes aplicacions DSP complexes i també calcula de manera eficient moltes tasques grans mitjançant un paral·lelisme de granulat fi.^[3]

AsAP utilitza diverses funcions clau noves, de les quals quatre són:

• Arquitectura de xip multiprocessador (CMP) dissenyada per aconseguir un alt rendiment i baixa potència per a moltes aplicacions DSP.
• Petites memòries i una arquitectura senzilla en cada processador per aconseguir una alta eficiència energètica.
• El rellotge globalment asíncron localment síncron (GALS) simplifica el disseny del rellotge, augmenta molt la facilitat d'escalabilitat i es pot utilitzar per reduir encara més la dissipació d'energia.
• La comunicació entre processadors la realitza una xarxa veïna més propera per evitar cables globals llargs i augmentar l'escalabilitat a matrius grans i en tecnologies de fabricació avançades. Cada processador pot rebre dades de dos veïns i enviar dades a qualsevol combinació dels seus quatre veïns.^[4]

Un xip que conté 36 processadors programables (6x6) es va gravar el maig de 2005 en 0,18 μm CMOS utilitzant una tecnologia de cèl·lules estàndard sintetitzades i és totalment funcional. Els processadors del xip funcionen a velocitats de rellotge a partir de 520 MHz a 540 MHz a 1,8 V i cada processador en dissipa 32 mW de mitjana mentre s'executen aplicacions a 475 MHz.

Una segona generació 65 El disseny CMOS nm conté 167 processadors amb transformada ràpida de Fourier (FFT), descodificador de Viterbi i processadors d'estimació de moviment de vídeo; 16 KB de memòries compartides; i interconnexió entre processadors de llarga distància. Els processadors programables poden canviar individualment i dinàmicament la seva tensió d'alimentació i freqüència de rellotge. El xip és totalment funcional. Els processadors funcionen fins a 1.2 GHz a 1,3 V, que es creu que és el processador fabricat amb la velocitat de rellotge més alta dissenyat a qualsevol universitat. A 1,2 V, funcionen a 1,07 GHz i 47 mW quan està 100% actiu. A 0,675 V, funcionen a 66 MHz i 608 μW quan està actiu al 100%. Aquest punt de funcionament permet 1 bilió de MAC o unitat aritmètica lògica (ALU) operacions/s amb una dissipació de potència de només 9,2 watts. A causa de la seva arquitectura MIMD i l'aturada de l'oscil·lador del rellotge de gra fi, aquesta eficiència energètica per operació és gairebé perfectament constant en càrregues de treball molt variables, cosa que no és el cas de moltes arquitectures.

S'ha completat la codificació de molts DSP i tasques generals per a AsAP. Les tasques assignades inclouen: filtres, codificadors convolucionals, entrellaçadors, ordenació, arrel quadrada, CORDIC sin/cos/arcsin/arccos, multiplicació de matrius, generadors de nombres pseudoaleatoris, transformades ràpides de Fourier (FFT) de longituds 32–1024, un k=7 complet Descodificador Viterbi, un codificador JPEG, un processador de banda base totalment compatible per a un transmissor i receptor LAN sense fil IEEE 802.11a/g i un bloc de compressió CAVLC complet per a un codificador H.264. Els blocs es connecten directament entre si sense modificacions necessàries. Els resultats de potència, rendiment i àrea solen ser moltes vegades millors que els processadors DSP programables existents.