工程改变命令
工程改变命令（英語：Engineering change orders，缩写ECO；或称工程变更命令）[1]用于改变元件、组件，或流程、工作指令文档，并也可用于改变规格。 ECO也被称为“工程变更通知单”、工程變更通知（ECN），或简单称“工程变更”（EC）。 在典型的系统开发周期中，规范或实现可能在工程开发期间或系统元件的集成期间改变。这些在最后一分钟的设计变更通常称为工程改变命令（ECO），并影响已完全或部分完成设计的功能。ECO可以弥补在调试期间发现的设计错误，或者对设计规范做出更改以补偿其他方面的系统设计。 芯片设计在芯片设计中，ECO是在经过自动化工具处理后直接将逻辑变更插入到网表（netlist）的过程。ECO通常在制作芯片掩膜之前完成，以避免和节省完全ASIC逻辑综合、技术映射、布局、布线、布局提取和时序验证的时间。EDA工具通常提供促成此种类型ECO的增量操作模式。 在掩膜制作后，ECO的使用可以节省成本。如果可通过仅修改几个层（通常是金属）来实现改变，则成本远小于从头重新构建设计的成本。这是因为从头开始流程几乎总是需要为所有层新造光罩，并且现代半导体器件制造工艺中每20个或更多的掩膜中每一个都相当昂贵。仅修改少量层实现的改变通常称为金属掩膜ECO或后掩膜ECO。设计师经常使用未使用的逻辑门来制成一个设计，EDA工具也有专门的命令使这个过程更轻松。 ASIC设计中最常见的ECO是门级网表ECO（gate-level netlist ECO）。在此流程中，工程师手动编辑门级网表，而不是重新运行逻辑综合。必须搜索网表文件以查找受更改影响的逻辑，然后编辑该文件以实现层次结构上下的更改，还需要跟踪和验证这些更改，以确保需要更改的内容都已更改。这是一个非常耗时且耗费资源的过程，很容易出错。因此，在ECO后经常使用形式等效性检查来确保修订的实现符合修订规范。 随着半导体行业面临的上市时间压力和不断上升的光罩成本，几家電子設計自動化（EDA）公司开始将更多自动化引入到ECO实现过程中。最流行的布局和布线产品具有一定级别的内置ECO布线，以帮助实现物理级ECO。Cadence Design Systems近期宣布了一个名为conformal ECO designer的产品，它能自动创建功能性ECO，这通常是实现ECO中最繁琐的过程。它采用形式等效性检查和逻辑综合技术来基于改变的RTL产生一个门级ECO网表。Synopsys在过去有一个名为ECO compiler的产品，但现在已不存在。Synopsys现在则有用于处理ECO的primetime-ECO。[2]在最近的DAC-2012中，Tweaker-F1和Tweaker-T1也受到了关注。[3] DAC-2018, EASY-Logic [4] Functional ECO 工具 EASYECO 。[5] 产品设计在产品开发中需要改变的原因有：
一个ECN必须至少包含以下信息：[6]
参考资料
外部链接 |
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