정적 램 정적 랜덤 액세스 메모리(Static random-access memory), 정적 램(static RAM) 또는 SRAM은 각 비트를 저장하기 위해 플립플롭 회로를 사용하는 랜덤 액세스 메모리 (RAM)의 한 종류이다. SRAM은 휘발성 메모리이며, 전원이 제거되면 데이터가 손실된다. 정적이라는 수식어는 SRAM을 동적 랜덤 액세스 메모리 (DRAM)와 구별한다.
역사반도체 양극 SRAM은 1963년 페어차일드 반도체의 로버트 노먼이 발명했다.[1] 금속-산화물-반도체 SRAM (MOS-SRAM)은 1964년 페어차일드 반도체의 존 슈미트가 발명했다. 첫 번째 장치는 64비트 MOS p채널 SRAM이었다.[2][3] CMOS가 발명된 1960년대 이래로, SRAM은 모든 새로운 CMOS 기반 기술 제조 공정의 주요 동인이었다.[4] 1964년, IBM에서 근무하던 아널드 파버와 유진 슐리그는 트랜지스터 게이트와 터널 다이오드 래치를 사용하여 하드와이어드 메모리 셀을 만들었다. 그들은 래치를 두 개의 트랜지스터와 두 개의 저항기로 대체했는데, 이 구성은 파버-슐리그 셀로 알려지게 되었다. 그 해에 그들은 발명 공개를 제출했지만, 처음에는 거절당했다.[5][6] 1965년, IBM의 벤자민 아우구스타와 그의 팀은 파버-슐리그 셀을 기반으로 84개의 트랜지스터, 64개의 저항기, 4개의 다이오드를 포함한 16비트 실리콘 메모리 칩을 만들었다. 1969년 4월, 인텔은 부피가 큰 자기코어 메모리 모듈을 대체하기 위한 SRAM 메모리 칩인 인텔 3101을 첫 제품으로 출시했다. 이 칩의 용량은 64비트였으며[a][7] 접합형 트랜지스터를 기반으로 했다.[8] 이는 루빌리스를 사용하여 설계되었다.[9] 특성휘발성 메모리로 분류될 수 있지만, SRAM은 데이터 잔류성을 보인다.[10] SRAM은 간단한 데이터 접근 모델을 제공하며 재생 회로가 필요 없다. 성능과 신뢰성이 좋고, 유휴 시 전력 소비가 낮다. SRAM은 구현에 비트당 더 많은 트랜지스터가 필요하므로 DRAM보다 밀도가 낮고 비싸며, 읽기 또는 쓰기 접근 시 전력 소비가 더 높다. SRAM의 전력 소비는 접근 빈도에 따라 크게 달라진다.[11] 응용임베디드 사용산업 및 과학 서브시스템, 자동차 전자제품, 그리고 유사한 임베디드 시스템의 많은 범주에는 이 맥락에서 임베디드 SRAM (ESRAM)으로 지칭될 수 있는 SRAM이 포함된다.[12] 또한 거의 모든 현대 가전제품, 장난감 등에서 전자 사용자 인터페이스를 구현하는 데 사용된다. 듀얼 포트 형태의 SRAM은 때때로 실시간 디지털 신호 처리 회로에 사용된다.[13] 컴퓨터에서SRAM은 개인용 컴퓨터, 워크스테이션 및 주변 장비에 사용된다: CPU 레지스터 파일, 내부 CPU 캐시 및 GPU 캐시, 하드 디스크 버퍼 등. LCD 화면도 표시되는 이미지를 저장하기 위해 SRAM을 사용할 수 있다. SRAM은 ZX80, TRS-80 모델 100, VIC-20과 같은 많은 초기 개인용 컴퓨터의 주 메모리로 사용되었다. 1980년대 후반부터 1990년대 초반까지 일부 초기 메모리 카드는 SRAM을 저장 매체로 사용했으며, SRAM의 내용을 유지하기 위해 리튬 배터리가 필요했다.[14][15] 온칩 통합SRAM은 온칩으로 통합될 수 있다:
취미 활동가취미 활동가, 특히 직접 만든 프로세서 애호가들은[16] 인터페이스의 용이성 때문에 SRAM을 선호하는 경우가 많다. 재생 주기가 없고 주소 및 데이터 버스에 직접 접근할 수 있어 DRAM보다 훨씬 다루기 쉽다. 버스와 전원 연결 외에 SRAM은 일반적으로 칩 활성화 (CE), 쓰기 활성화 (WE), 출력 활성화 (OE)의 세 가지 제어만 필요하다. 동기식 SRAM에서는 클록 (CLK)도 포함된다.[17] SRAM의 종류비휘발성 SRAM비휘발성 SRAM (nvSRAM)은 표준 SRAM 기능을 가지고 있지만, 전원 공급이 끊어졌을 때 데이터를 저장하여 중요한 정보의 보존을 보장한다. nvSRAM은 네트워킹, 항공우주, 의료 등 다양한 상황에서 사용되며,[18] 배터리가 비실용적인 경우에 데이터 보존이 중요하다. 의사 정적 램의사 정적 RAM (PSRAM)은 자가 재생 회로와 결합된 DRAM이다.[19] 외부적으로는 느린 SRAM처럼 보이지만, 진정한 SRAM에 비해 밀도와 비용 면에서 이점이 있으며 DRAM의 복잡한 접근 방식을 필요로 하지 않는다. 트랜지스터 종류별숫자 체계별
기능별
1990년대에는 비동기식 SRAM이 빠른 접근 시간을 위해 사용되었다. 비동기식 SRAM은 산업 전자제품 및 측정 시스템에서 하드 디스크 및 네트워킹 장비에 이르는 모든 곳에서 사용되는 소형 캐시 없는 임베디드 프로세서의 주기억장치로 사용되었다. 오늘날에는 동기식 SRAM (예: DDR SRAM)이 동기식 DRAM과 유사하게 사용된다. 즉, DDR SDRAM 메모리가 비동기식 DRAM보다 선호된다. 동기식 메모리 인터페이스는 파이프라인 아키텍처를 사용하여 접근 시간을 크게 단축할 수 있어 훨씬 빠르다. 또한 DRAM은 SRAM보다 훨씬 저렴하므로, 특히 대량의 데이터가 필요한 경우 SRAM이 DRAM으로 대체되는 경우가 많다. 그러나 SRAM 메모리는 임의 (블록/버스트가 아닌) 접근에 훨씬 빠르다. 따라서 SRAM 메모리는 주로 CPU 캐시, 소형 온칩 메모리, FIFO 또는 기타 소형 버퍼에 사용된다. 특징별
스택별
설계.svg){kind=spacer} 일반적인 SRAM 셀은 6개의 MOSFET으로 구성되며, 종종 6T SRAM 셀이라고 불린다. 셀의 각 비트는 두 개의 교차 결합 인버터를 형성하는 4개의 트랜지스터 (M1, M2, M3, M4)에 저장된다. 이 저장 셀은 0과 1을 나타내는 두 가지 안정적인 상태를 가진다. 두 개의 추가 액세스 트랜지스터는 읽기 및 쓰기 작업 중 저장 셀에 대한 액세스를 제어하는 역할을 한다. 6T SRAM은 가장 일반적인 SRAM 유형이다.[21] 6T SRAM 외에도 다른 종류의 SRAM은 비트당 4, 5, 7,[22] 8, 9,[21] 10[23]개 이상의 트랜지스터를 사용한다.[24][25][26] 4-트랜지스터 SRAM은 독립형 SRAM 장치 (CPU 캐시에 사용되는 SRAM과 달리)에서 상당히 흔하며, 추가 폴리실리콘 층을 사용하여 매우 높은 저항의 풀업 저항기를 허용하는 특수 공정으로 구현된다.[27] 4T SRAM 사용의 주요 단점은 풀다운 트랜지스터 (M1 또는 M2) 중 하나를 통해 흐르는 지속적인 전류로 인한 정적 전력 증가이다. .svg){kind=spacer} 이는 때때로 하나 이상의 (읽기 및 쓰기) 포트를 구현하는 데 사용되며, 특정 유형의 비디오 메모리 및 다중 포트 SRAM 회로로 구현된 레지스터 파일에서 유용할 수 있다. 일반적으로 셀당 필요한 트랜지스터 수가 적을수록 각 셀의 크기가 작아진다. 실리콘 웨이퍼 처리 비용은 상대적으로 고정되어 있으므로, 더 작은 셀을 사용하고 하나의 웨이퍼에 더 많은 비트를 집적하면 메모리 비트당 비용이 줄어든다. 4개 미만의 트랜지스터를 사용하는 메모리 셀도 가능하지만, 그러한 3T[28][29] 또는 1T 셀은 DRAM이지 SRAM이 아니다 (소위 1T-SRAM조차도). 셀에 대한 접근은 워드 라인 (그림의 WL)에 의해 활성화된다. 워드 라인은 6T SRAM 그림의 두 액세스 트랜지스터 M5와 M6 (또는 4T SRAM 그림의 M3와 M4)를 제어하여 셀이 비트 라인 (BL 및 BL)에 연결되어야 하는지 여부를 제어한다. 이들은 읽기 및 쓰기 작업 모두를 위한 데이터 전송에 사용된다. 두 개의 비트 라인이 반드시 필요한 것은 아니지만, 신호와 그 역신호가 모두 제공되는 것이 일반적이며, 이는 노이즈 마진과 속도를 향상시킨다. 읽기 접근 중에는 SRAM 셀의 인버터에 의해 비트 라인이 능동적으로 높거나 낮게 구동된다. 이는 DRAM에 비해 SRAM 대역폭을 향상시킨다. DRAM에서는 비트 라인이 저장 커패시터에 연결되어 전하 공유로 인해 비트 라인이 위아래로 흔들린다. SRAM의 대칭 구조는 차동 신호를 가능하게 하여 작은 전압 변동도 쉽게 감지할 수 있게 한다. SRAM을 더 빠르게 만드는 DRAM과의 또 다른 차이점은 상업용 칩이 모든 주소 비트를 한 번에 수용한다는 것이다. 이에 비해 일반 DRAM은 크기와 비용을 줄이기 위해 동일한 패키지 핀을 통해 주소를 두 부분, 즉 상위 비트와 하위 비트로 멀티플렉싱한다. m 개의 주소 라인과 n 개의 데이터 라인을 가진 SRAM의 크기는 2m 워드 또는 2m × n 비트이다. 가장 일반적인 워드 크기는 8비트로, 이는 2m 개의 다른 SRAM 칩 내 워드 각각에 단일 바이트를 읽거나 쓸 수 있음을 의미한다. 몇몇 일반적인 SRAM 칩은 11개의 주소 라인 (따라서 용량은 211 = 2,048 = 2k 워드)과 8비트 워드를 가지므로, 2k × 8 SRAM이라고 불린다. IC 상의 SRAM 셀의 크기는 IC를 만드는 데 사용된 공정의 최소 기능 크기에 의해 결정된다. SRAM 작동SRAM 셀은 세 가지 상태를 갖는다:
읽기 및 쓰기 모드에서 작동하는 SRAM은 각각 읽기 가능성과 쓰기 안정성을 가져야 한다. 세 가지 다른 상태는 다음과 같이 작동한다: 대기워드 라인이 활성화되지 않으면 액세스 트랜지스터 M5와 M6이 셀을 비트 라인에서 분리한다. M1 – M4로 형성된 두 개의 교차 결합 인버터는 전원에 연결되어 있는 한 서로를 계속 강화한다. 읽기이론적으로 읽기는 워드 라인 WL을 활성화하고 단일 액세스 트랜지스터와 비트 라인, 예를 들어 M6, BL을 통해 SRAM 셀 상태를 읽는 것만을 요구한다. 그러나 비트 라인은 상대적으로 길고 큰 기생 용량을 갖는다. 읽기 속도를 높이기 위해 실제로는 더 복잡한 프로세스가 사용된다. 읽기 주기는 두 비트 라인 BL과 BL을 높음 (논리 1) 전압으로 사전 충전함으로써 시작된다. 그런 다음 워드 라인 WL을 활성화하면 두 액세스 트랜지스터 M5와 M6이 모두 활성화되어, 한 비트 라인 BL 전압이 약간 떨어진다. 그러면 BL과 BL 라인 사이에 작은 전압 차이가 생긴다. 센스 증폭기는 어떤 라인이 더 높은 전압을 갖는지 감지하여 1이 저장되었는지 0이 저장되었는지 판단한다. 센스 증폭기의 감도가 높을수록 읽기 작업은 더 빨라진다. NMOS는 더 강력하므로 풀다운이 더 쉽다. 따라서 비트 라인은 전통적으로 높은 전압으로 사전 충전된다. 많은 연구원들은 또한 전력 소비를 줄이기 위해 약간 낮은 전압으로 사전 충전하려고 노력하고 있다.[30][31] 쓰기쓰기 주기는 비트 라인에 쓸 값을 적용하는 것으로 시작된다. 0을 쓰려면, BL을 1로, BL을 0으로 설정하는 것과 같이 0을 비트 라인에 적용한다. 이것은 SR-래치에 리셋 펄스를 적용하는 것과 유사하며, 플립플롭이 상태를 변경하게 한다. 1은 비트 라인의 값을 반전하여 쓰여진다. 그런 다음 WL이 활성화되고 저장될 값이 래치된다. 이는 비트 라인 입력 드라이버가 셀 자체의 상대적으로 약한 트랜지스터보다 훨씬 강력하게 설계되어 있기 때문에 교차 결합 인버터의 이전 상태를 쉽게 무시할 수 있기 때문에 작동한다. 실제로, 액세스 NMOS 트랜지스터 M5 및 M6은 바닥 NMOS (M1, M3) 또는 상단 PMOS (M2, M4) 트랜지스터보다 강해야 한다. 이는 PMOS 트랜지스터가 동일한 크기일 때 NMOS보다 훨씬 약하기 때문에 쉽게 얻을 수 있다. 결과적으로, 한 쌍의 트랜지스터 (예: M3 및 M4)가 쓰기 프로세스에 의해 약간만 무시되면, 반대쪽 트랜지스터 쌍 (M1 및 M2)의 게이트 전압도 변경된다. 이는 M1 및 M2 트랜지스터가 더 쉽게 무시될 수 있음을 의미하며, 이러한 과정이 반복된다. 따라서 교차 결합 인버터는 쓰기 프로세스를 확대한다. 버스 동작접근 시간이 70 ns인 RAM은 주소 라인이 유효한 시점부터 70 ns 이내에 유효한 데이터를 출력한다. 일부 SRAM 셀은 페이지 모드를 가지고 있는데, 이 모드에서는 페이지의 워드 (256, 512, 또는 1024 워드)를 상당히 짧은 접근 시간 (일반적으로 약 30 ns)으로 순차적으로 읽을 수 있다. 페이지는 상위 주소 라인을 설정하여 선택되며, 그 다음 하위 주소 라인을 단계별로 진행하면서 워드가 순차적으로 읽힌다. 생산 과제30년 동안 (1987년부터 2017년까지), 트랜지스터 크기 (노드 크기)가 꾸준히 감소했음에도 불구하고, SRAM 셀 토폴로지 자체의 면적 축소는 둔화되어 셀을 더 조밀하게 패킹하는 것이 더 어려워졌다.[4] 그 이유 중 하나는 트랜지스터 크기를 줄이면 SRAM 신뢰성 문제가 발생하기 때문이다. 특히 읽기 시 안정성 문제로 고통받지 않는 SRAM 셀을 얻으려면 신중한 셀 설계가 필요하다.[32] FinFET 트랜지스터를 SRAM 셀에 구현하면서 셀 크기의 비효율성이 증가하기 시작했다. 크기 문제 외에도 최신 SRAM 셀의 중요한 과제는 정적 전류 누설이다. 셀의 온도가 상승하면 양극 공급 (Vdd)에서 셀을 통해 접지로 흐르는 전류가 기하급수적으로 증가한다. 셀의 전력 소모는 활성 및 유휴 상태 모두에서 발생하므로 유용한 작업을 하지 않고 에너지를 낭비한다. 지난 20년 동안 이 문제는 데이터 유지 전압 (DRV) 기술로 부분적으로 해결되었으며, DRV는 5~10배의 감소율을 보였지만, 노드 크기 감소로 인해 감소율이 약 2배로 떨어졌다.[4] 이러한 두 가지 문제로 인해 에너지 효율적이고 밀도 높은 SRAM 메모리 개발이 더욱 어려워졌으며, 반도체 산업은 STT-MRAM 및 FeRAM과 같은 대안을 모색하게 되었다.[4][33] 연구2019년 프랑스 연구소는 사물 인터넷을 목적으로 하는 28nm 제작 IC에 대한 연구를 보고했다.[34] 이 IC는 완전 공핍 실리콘 온 인슐레이터 트랜지스터 (FD-SOI)를 기반으로 했으며, 동기/비동기 접근을 위한 듀얼 포트 SRAM 메모리 레일과 선택적 가상 접지 (SVGND)를 가졌다. 이 연구는 전압을 미세하게 조정하여 슬립 및 읽기 모드에서 초저 SVGND 전류에 도달했다고 주장했다.[34] 같이 보기내용주
각주
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